誰是科技業中的服務業？聯詠 SA、DE 薪資待遇曝光！
聯詠的系統應用工程師（SA）和數位 IC 設計工程師（DE）一直是求職者討論的焦點，《比薪水》獨家整理聯詠內部 SA、DE 員工的真實薪資待遇！
上次介紹了聯詠部門代號、分紅計算及薪資結構，這次《比薪水》帶你來看聯詠最多人討論的焦點職缺：系統應用工程師（SA）、數位 IC 設計工程師（DE）！
系統應用工程師（SA）
24 小時 on call，科技業中的服務業
聯詠的系統應用工程師（System Application Engineer，簡稱 SA）工作節奏緊湊，任務包括面對客戶、出差解決問題、驗證 IC、負責 IP 設計和提案等。每年 SA 得開 2-3 顆 IC，加班視部門情形，有時候要到 10 點才能走人。
SA 經常要開會，包括例行周會、驗證會議、提案會議等，而且每天都要處理近百封郵件，區分出哪些只是副本，哪些是真正要解決的問題，所以有 SA 在《比薪水》分享道：「系統應用工程師是科技業中的服務業」。
《比薪水》資料庫統計，近三年聯詠的 SA 平均月薪為 92,900 元、中位數 88,300 元；平均年薪 1,870,600 元、中位數 1,898,700 元。結構性調薪後，起薪約為 80k。
聯詠的 SA 底薪調整幅度不大，主要收入來自分紅，而分紅要看業績和績效排名。同部門的研發工程師（RD）的分紅可能會遠高於 SA，比如 AUTO（車用）部門的長官並不重視 SA，只有少數負責開發新案者會受到重用。
剛進入聯詠得從底層做起，負責驗證、故障分析（FA）、線路檢查和參數調整等任務，不斷證明自己的能力，抓到機會往上爬。聯詠的組織架構扁平，SA 的升遷天花板通常也只是「部門經理」，也令資深員工不能倚老賣老。
數位 IC 設計工程師（DE）
Verilog 底子硬，精熟系統架構和設計流程
數位 IC 設計師（Digital IC Design Engineer，簡稱 DD 或 DE）按照產品規格，運用 Verilog 撰寫電路程式碼，創造出正確的控制電路。相較於需要數字直覺的類比 IC 設計工程師（Analog IC Design Engineer，ADE），DE 更加注重邏輯和整合，必須徹底摸熟設計流程。
DE 非常累，必須從給 APR 工程師到回來後 timing ECO，而且一個人要負責好幾個 IP。如同 SA，DE 的會議也接連不斷，得一邊開會一邊處理 IP simulation 的錯誤，溝通、解釋的能力要強，確認雙方對於電路的認知一致。
《比薪水》資料庫統計，近三年聯詠的 DE 平均月薪為 85,000 元、中位數 90,000 元；平均年薪 2,064,333 元、中位數 1,880,000 元。
近年，聯詠給的獎金特別高，如果願意熬個幾年、想練功累積好看的履歷，聯詠的 DE 是不錯的目標，也有不少員工在《比薪水》推薦。不過，聯詠 DE 會看「血統」，四大電機碩士錄取比例較高，而 SystemVerilog 考題也非常硬，面試得做好心理準備。
高薪伴高壓，適合追求挑戰的求職者
綜上所述，SA、DE 的薪資可觀，卻也伴隨極大的工作壓力。
SA 負責與客戶溝通、解決問題，工作節奏緊湊，需要 24 小時待命，也有人說是聯詠各個部門的底層。DE 同樣工作繁重，需要從前端做到後端，並負責好幾個 IP，綜觀全局的邏輯要強，溝通、抗壓性也是不可或缺的軟實力。
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